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  SystemVerilog驗證培訓
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SystemVerilog驗證培訓:2019年12月16日
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  SystemVerilog驗證培訓
第一階段

課程說明:

SystemVerilog驗證是針對數字電路驗證技術初/中級學員的課程,是數字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述,更重要的是對SystemVerilog OOP技術的理論和用法的歸納,總結和升華,通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師,構建基于SystemVerilog語言的Testbench,熟練掌握驗證流程和驗證工作規劃,進而為掌握IC高級驗證技術打下堅實的基礎。

課程大綱:

1.?SystemVerilog 驗證平臺的架構

2.?SystemVerilog 語義語法

3.?SystemVerilog 并發操作機制

4.?Object Oriented Programming (OOP) 面向對象的編程

5.?SystemVerilog 內部通信機制

6.?SystemVerilog Assertion

7.?功能覆蓋率統計

第二階段 SystemVerilog VMM
課程說明:

VMM驗證方法學是針對數字電路驗證技術高級學員的課程,是數字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對VMM驗證方法的理論描述,更重要的是對VMM驗證方法學的理論和用法的歸納,總結和升華,通過VMM驗證方法學課程的學習可以快速成為一名優秀的IC驗證工程師。

課程大綱:

1. VMM 驗證平臺的架構

2. VMM 消息服務機制

3. VMM 數據建模

4. 激勵生成與工廠模式

5. 覆蓋率統計與自動比較的回調機制

6. 驗證方法學使用技巧
 
 
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